SystemVerilog for Design
March 2, 2017
SystemVerilog를 RTL(Register Transfer Level) 디자인에 쓴다는 것은 듣고 있었지만, 써봤자 ‘logic’, ‘always_ff’ 같은 것 정도만 생각하고 있었다가 각잡고 “SystemVerilog for Design” 책을 읽기 시작했습니다. 정말 알찬 내용이 많네요. 너무 기술적으로 도태되어있었다는 생각이 듭니다. 참고하시라고 링크
- Read.Pudn Sutherland 논문 Assertion (SVA) Assertion에 대한 좋은 논문도 있네요. 역시 같은 저자입니다.
- Sutherland 발표자료 SNUG 논문 ... 더 읽기