UVM Verification

하드웨어 디자인 엔지니어라 검증 쪽을 볼 일이 거의 없었는데, 요새 하고 있는 일에서 검증이 좀 필요하다보니 일 시작한 지 8년만에 SystemVerilog Randomized class가 아닌 Universal Verification Methodology (UVM) 을 공부하기 시작했습니다.

Object Oriented Programming은 알고 있음에도 UVM을 처음 언뜻 보니 정말 복잡하고 이해하기가 무척 힘드네요. 그래서 조금씩 정리해가며 공부할 생각입니다. 디자인 엔지니어가 공부를 하며 기록하는 것이라 정확한 정보가 아닐 확률이 다분하며, 틀린 부분도 많을 수 있습니다.

  1. UVM 개요
  2. Design Under Test (DUT)
  3. UVM Test Flow